數(shù)控分頻器的設(shè)計(jì)
一、 實(shí)驗(yàn)?zāi)康?br />
1、 學(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測試方法。
2、 了解和掌握分頻電路實(shí)現(xiàn)的方法。
3、 掌握EDA技術(shù)的層次化設(shè)計(jì)方法。
二、 實(shí)驗(yàn)原理
數(shù)控分頻器的功能就是當(dāng)輸入端給定不同的輸入數(shù)據(jù)時(shí)，將對輸入的時(shí)鐘信號有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器來設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接得到。
三、 實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號的作用下，通過輸入八位的撥動開關(guān)輸入不同的數(shù)據(jù)，改變分頻比，使輸出端口輸出不同頻率的時(shí)鐘信號，過到數(shù)控分頻的效果。在實(shí)驗(yàn)中時(shí)，數(shù)字時(shí)鐘選擇1KHZ作為輸入的時(shí)鐘信號（頻率過高觀察不到LED的閃爍快慢），用八個(gè)撥動開關(guān)做為數(shù)據(jù)的輸入，當(dāng)八個(gè)撥動開關(guān)置為一個(gè)二進(jìn)制數(shù)時(shí)，在輸出端口輸出對應(yīng)頻率的時(shí)鐘信號，用戶可以用示波器來觀察信號輸出模塊觀察頻率的變化。也可以使輸出端口接LED燈來觀察頻率的變化。在此實(shí)驗(yàn)中我們把輸入接入LED燈模塊。
四、 實(shí)驗(yàn)步驟
1、 打開QUARTUSII軟件，新建一個(gè)工程。
2、 建完工程之后，再新建一個(gè)VHDL File，打開VHDL編輯器對話框。
3、 按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、 編寫完VHDL程序后，保存起來。方法同實(shí)驗(yàn)一。
5、 對自己編寫的VHDL程序進(jìn)行編譯并仿真，對程序的錯(cuò)誤進(jìn)行修改。
6、 編譯仿真無誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。
7、 根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線將上面管腳分配的FPGA管腳與對應(yīng)的模塊連接起來。
如果是調(diào)用的本書提供的VHDL代碼，則實(shí)驗(yàn)連線如下：
INCLK：FPGA時(shí)鐘信號，接數(shù)字時(shí)鐘CLOCK3，并將這組時(shí)鐘設(shè)為1464HZ。
DATA[7..0]：分頻數(shù)據(jù)輸入信號，分別接撥動開關(guān)的K8-K1。
FOUT：分頻輸出信號，接一個(gè)LED燈D1。
8、 用下載電纜通過JTAG口將對應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。
五、 實(shí)驗(yàn)現(xiàn)象與結(jié)果
以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，確認(rèn)信號連接線已正確連接，撥動八位撥動開關(guān)，使其為一個(gè)數(shù)值，則輸入的時(shí)鐘信號使LED燈開始閃爍，改變撥動開關(guān)，LED的閃爍快慢會按一定的規(guī)則發(fā)生改變。用示波器觀測FPGA輸入輸出模塊可以看到波形會隨十二位撥動開關(guān)的改變而變化。
六、 實(shí)驗(yàn)報(bào)告
1、 輸入不同的DATA值繪出仿真波形，并作說明。
2、在這個(gè)程序的基礎(chǔ)上擴(kuò)展成16位的分頻器，寫出VHDL代碼。
3、 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。
